据说国产EUV生产的5nm产品，业内人士已经见到实物了

[TheMatrix]

[foxrun123]

上面写到，12 寸芯片，5 nm，良率在努力突破 70％。
它没说是啥功能的芯片。
它没说每个芯片里 packed in 多少线路，换句话说，虽然每条线路是5nm宽窄，但每个芯片里只有松松散散的简单线路简单layout，这号称5nm是自欺欺人。
它说70%良率，可以说是不打自招它这芯片是多么的松松散散的简单线路的无用芯片。因为，真正功能复杂线路紧密的芯片达到70%良率，是成熟制程的生产厂才会达到的目标。在 trial run，就达70%良率，就说要突破70%良率，完全是没有概念。

[wildthing]

上面写到，12 寸芯片，5 nm，良率在努力突破 70％。
它没说是啥功能的芯片。
它没说每个芯片里 packed in 多少线路，换句话说，虽然每条线路是5nm宽窄，但每个芯片里只有松松散散的简单线路简单layout，这号称5nm是自欺欺人。
它说70%良率，可以说是不打自招它这芯片是多么的松松散散的简单线路的无用芯片。因为，真正功能复杂线路紧密的芯片达到70%良率，是成熟制程的生产厂才会达到的目标。在 trial run，就达70%良率，就说要突破70%良率，完全是没有概念。

很小的芯片，良率60%不是什么困难的事情。大芯片才困难

[foxrun123]

很小的芯片，良率60%不是什么困难的事情。大芯片才困难

相反。若是同一个积体电路，制作在大芯片上，大芯片面积大，线路宽松，良率通常比较高。
同样是12寸芯片，可以划分为大的芯片，也可以划分为较多的小芯片。通常这是土共大外宣拿来唬人的窍门。

[littlek]

“积体电路“，台巴实锤。。。

你们台巴为啥坚持要用鸦体简化字呢？很让人立即不了。难道用简化的鸦体字显得高贵？

相反。若是同一个积体电路，制作在大芯片上，大芯片面积大，线路宽松，良率通常比较高。
同样是12寸芯片，可以划分为大的芯片，也可以划分为较多的小芯片。通常这是土共大外宣拿来唬人的窍门。

[wildthing]

相反。若是同一个积体电路，制作在大芯片上，大芯片面积大，线路宽松，良率通常比较高。
同样是12寸芯片，可以划分为大的芯片，也可以划分为较多的小芯片。通常这是土共大外宣拿来唬人的窍门。

大芯片哪里线路就宽。
大芯片良率低是自然规律

[irisyuan]

上面写到，12 寸芯片，5 nm，良率在努力突破 70％。
它没说是啥功能的芯片。
它没说每个芯片里 packed in 多少线路，换句话说，虽然每条线路是5nm宽窄，但每个芯片里只有松松散散的简单线路简单layout，这号称5nm是自欺欺人。
它说70%良率，可以说是不打自招它这芯片是多么的松松散散的简单线路的无用芯片。因为，真正功能复杂线路紧密的芯片达到70%良率，是成熟制程的生产厂才会达到的目标。在 trial run，就达70%良率，就说要突破70%良率，完全是没有概念。

你不懂，就不要胡说八道

[mondy]

相反。若是同一个积体电路，制作在大芯片上，大芯片面积大，线路宽松，良率通常比较高。
同样是12寸芯片，可以划分为大的芯片，也可以划分为较多的小芯片。通常这是土共大外宣拿来唬人的窍门。

嘬住吧，不懂别瞎咧咧，连芯片晶圆都分不清，还咧咧什么线路宽松紧密

[TheMatrix]

[bsmile]

上面写到，12 寸芯片，5 nm，良率在努力突破 70％。
它没说是啥功能的芯片。
它没说每个芯片里 packed in 多少线路，换句话说，虽然每条线路是5nm宽窄，但每个芯片里只有松松散散的简单线路简单layout，这号称5nm是自欺欺人。
它说70%良率，可以说是不打自招它这芯片是多么的松松散散的简单线路的无用芯片。因为，真正功能复杂线路紧密的芯片达到70%良率，是成熟制程的生产厂才会达到的目标。在 trial run，就达70%良率，就说要突破70%良率，完全是没有概念。

建议看看Mr. Question的视频，里头仔细解释了何为之等效5nm，然后你就知道你说的所谓的每条线路是5nm是多么的错误了。

[Xpswgg]

这个5nm是duv多重曝光不是euv做的

[HouseMD]

“积体电路“，台巴实锤。。。

你们台巴为啥坚持要用鸦体简化字呢？很让人立即不了。难道用简化的鸦体字显得高贵？

哈哈哈，我也发现很多台巴喜欢在这儿用简体字

[Goose]

不用简体不好玩

哈哈哈，我也发现很多台巴喜欢在这儿用简体字

[TheMatrix]

[pspsps]

大芯片哪里线路就宽。
大芯片良率低是自然规律

根据上下文，他说的芯片指的是die。同样一个电路，如果放到大尺寸的die上做，当然单位面积的器件数就少了，也就是器件密度低了，良品率就会提高。但用低密度大尺寸die，会增加每个芯片的最终成本，不符合经济性要求。