新未名空间

fangkuuaih 写了： 2023年 9月 9日 20:25 文盲廊五，把这红圈一段翻译一下。

你继续献丑吧。懒得教育你这样的文盲

wildthing 写了： 2023年 9月 9日 20:28 你继续献丑吧。懒得教育你这样的文盲

你不懂英语？

台積電N7製程電晶體密度是91.2 MTr/mm²

7纳米制程DUV， EUV都可以做。


In terms of raw cell-level density, the 7-nanometer node features silicon densities between 90-102 million transistors per square millimeter based on WikiChip's own analysis.

Overview

First introduced by the major foundries around the 2018-19 timeframe, the 7-nanometer process technology is characterized by its use of FinFET transistors with fin pitches in the 30s of nanometer and densest metal pitches in the upper 30s or low 50s of nanometers. Due to the small feature sizes, quad patterning had to be utilized for some layers. This process was introduced just as EUV Lithography became ready for mass production, therefore some foundries utilized EUV while others didn't.

fangkuuaih 写了： 2023年 9月 9日 20:30 你不懂英语？

所以你没有受过教育的1450就知道这么多了

StMichael 写了： 2023年 9月 9日 20:31 台積電N7製程電晶體密度是91.2 MTr/mm²

你翻译一下。废话少说。

你妈也就是suggest而已
没有conclusory
你爱信不信

fangkuuaih 写了： 2023年 9月 9日 20:30 你不懂英语？

这下估计我帝及狗腿子们真坐不住了

superdsb 写了： 2023年 9月 9日 20:33 你妈也就是suggest而已
没有conclusory
你爱信不信

然后你就造谣超过台积电7nm？

廊五进来翻译一下。

你第现在依旧不知道是谁生产的，已经进退失据。

如何制造7纳米芯片：DUV光刻机与多重曝光

這個單管的特徵尺寸數據基于台積電N10(66/44)和N7duv(54/40)之間

但是通過協同優化實現了6t庫和sdp技術，從而把整體密度拉到了100Mtr左右，超過了台積電N7。使得晶體管密度在N7P和N6之間。”

尼玛，写的这么清楚，。都他妈的看不懂？

oldmo 写了： 2023年 9月 9日 20:45 這個單管的特徵尺寸數據基于台積電N10(66/44)和N7duv(54/40)之間

但是通過協同優化實現了6t庫和sdp技術，從而把整體密度拉到了100Mtr左右，超過了台積電N7。使得晶體管密度在N7P和N6之間。”

尼玛，写的这么清楚，。都他妈的看不懂？

谁知道你他妈这段话哪里来的。
你翻译一下就好。

高频能耗比差说明漏电率太高了。没办法做高性能芯片

fangkuuaih 写了： 2023年 9月 9日 20:49 谁知道你他妈这段话哪里来的。
你翻译一下就好。

拿晶体管数目，除面积，不就是密度，小学算术

这段话不过是解释而已

irisyuan 写了： 2023年 9月 9日 20:52 高频能耗比差说明漏电率太高了。没办法做高性能芯片

你懂个p
中国电能产能世界第一
这点漏电量 三峡大坝手指缝儿里漏出来一点点 就够全国芯片漏的电用了

华为自己的EDA软件比美国的好，布线高了晶体管密度

美国的EDA应该退休了

oldmo 写了： 2023年 9月 9日 20:52 拿晶体管数目，除面积，不就是密度，小学算术

这段话不过是解释而已

Tech insight 通篇都没说晶体管总数。
这种晶体管数目是你意淫出来的吧？

中芯国际N+1工艺密度89百万晶体管/mm2，文章说了晶体管面积比N+1小10%，你们都不会自己算密度？

跟据techinsight的电镜图，算单个cell的size, 算出半导体密度

但看pitch工艺没意义。

别家7nm用 EUV做， pitch 更窄也不稀奇。预料之中。但是经过别的优化，实现了超越台积电7纳米半导体密度

“cpp(Contact Poly Pitch)63nm，mpp(Min Metal Pitch)40nm，高密度库6track
std cell面积 = cpp×mmp×6
这个单管的特征尺寸数据基于台积电N10(66/44)和N7 duv(54/40)之间

但是通过与某司的协同优化实现了6t库和sdp技术，从而把整体密度拉到了100Mtr左右，超过了台积电N7。使得晶体管密度在N7P和N6之间