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如何制造7纳米芯片：DUV光刻机与多重曝光

這個單管的特徵尺寸數據基于台積電N10(66/44)和N7duv(54/40)之間

但是通過協同優化實現了6t庫和sdp技術，從而把整體密度拉到了100Mtr左右，超過了台積電N7。使得晶體管密度在N7P和N6之間。”

尼玛，写的这么清楚，。都他妈的看不懂？

oldmo 写了： 2023年 9月 9日 20:45 這個單管的特徵尺寸數據基于台積電N10(66/44)和N7duv(54/40)之間

但是通過協同優化實現了6t庫和sdp技術，從而把整體密度拉到了100Mtr左右，超過了台積電N7。使得晶體管密度在N7P和N6之間。”

尼玛，写的这么清楚，。都他妈的看不懂？

谁知道你他妈这段话哪里来的。
你翻译一下就好。

高频能耗比差说明漏电率太高了。没办法做高性能芯片

fangkuuaih 写了： 2023年 9月 9日 20:49 谁知道你他妈这段话哪里来的。
你翻译一下就好。

拿晶体管数目，除面积，不就是密度，小学算术

这段话不过是解释而已

irisyuan 写了： 2023年 9月 9日 20:52 高频能耗比差说明漏电率太高了。没办法做高性能芯片

你懂个p
中国电能产能世界第一
这点漏电量 三峡大坝手指缝儿里漏出来一点点 就够全国芯片漏的电用了

华为自己的EDA软件比美国的好，布线高了晶体管密度

美国的EDA应该退休了

oldmo 写了： 2023年 9月 9日 20:52 拿晶体管数目，除面积，不就是密度，小学算术

这段话不过是解释而已

Tech insight 通篇都没说晶体管总数。
这种晶体管数目是你意淫出来的吧？

中芯国际N+1工艺密度89百万晶体管/mm2，文章说了晶体管面积比N+1小10%，你们都不会自己算密度？

跟据techinsight的电镜图，算单个cell的size, 算出半导体密度

但看pitch工艺没意义。

别家7nm用 EUV做， pitch 更窄也不稀奇。预料之中。但是经过别的优化，实现了超越台积电7纳米半导体密度

“cpp(Contact Poly Pitch)63nm，mpp(Min Metal Pitch)40nm，高密度库6track
std cell面积 = cpp×mmp×6
这个单管的特征尺寸数据基于台积电N10(66/44)和N7 duv(54/40)之间

但是通过与某司的协同优化实现了6t库和sdp技术，从而把整体密度拉到了100Mtr左右，超过了台积电N7。使得晶体管密度在N7P和N6之间

oldmo 写了： 2023年 9月 9日 18:14

有信息含量的帖子要顶

kuku 写了： 2023年 9月 9日 19:37 鳖一年的芯片进口是四千多亿美元

我看到的数据是3500亿美元， 差不太多

密度提高了，但是耗电不行

Mountainlion 写了： 2023年 9月 9日 22:04 密度提高了，但是耗电不行

耗电肯定更好

晶体管越少，耗电越好

3nm功耗，比5nm高多了，就是因为晶体管多了

厂家蒙你，说3nm单个晶体管功耗下降

可是人家用3nm，就是为了用更多晶体管，谁他妈算单个晶体管

文章里说，耗电不行

covid19 写了： 2023年 9月 9日 22:07 耗电肯定更好

晶体管越少，耗电越好

3nm功耗，比5nm高多了，就是因为晶体管多了

ql2015 写了： 2023年 9月 9日 21:58 我看到的数据是3500亿美元， 差不太多

每一年数字波动
21年最高
后来低了
今后慢慢将由国内主供
在美帝提供的贸易壁垒里面被保护着开发
鳖将白菜化又一个行业

Mountainlion 写了： 2023年 9月 9日 22:09 文章里说，耗电不行

不用看文章，看网上实测的

有卫星电话，最大功耗肯定是高，因为卫星通话发射功率要高

主要看待机时间和使用时间

https://new.qq.com/rain/a/20230903A04DP100

续航比搭载骁龙8+华为P60 Pro好

骁龙8+核心架构与骁龙8 Gen1基本相同，工艺制程从原来的三星4nm改为了台积电4nm

马屁这文盲

不是用不起电的问题，是发热吧

krzkrz 写了： 2023年 9月 9日 20:53 你懂个p
中国电能产能世界第一
这点漏电量 三峡大坝手指缝儿里漏出来一点点 就够全国芯片漏的电用了